大型積體電路 (LSI)測試技術包括測試生成技術、響應鑒別技術、測試儀技術和易測設計技術等。LSI 電路的測試方法，首先是針對大規模集成記憶體和微處理器這類數位電路的。數位積體電路功能測試的一般過程是：將一系列邏輯信號(由“1”、“0”組合的測試碼)加到被測電路的輸入端，同時將輸出回應信號與預期設置的標準信號進行比較。根據比較結果鑒別被測電路功能是否正常。輸入測試碼的生成技術與輸出回應的鑒別技術相結合，遂形成各種功能測試方法，常用的幾種方法如表。
數字LSI功能測試方法
測試生成技術 生成測試序列（即測試碼的集合，亦稱測試圖案）的技術。主要的方法有三種。①隨機產生：用硬件產生大量偽隨機信號作為測試序列。此法的優點是圖案數據量大、速度高，不需要用輸入測試圖案存儲器，測試儀簡單；缺點是有產生“不合法”圖案的可能性，造成不確定狀態。②算法產生：按照簡單的算法，利用硬件實時產生測試序列。此法容易高速產生長而規則的圖案，不需要圖案存儲器，特別適合大規模集成存儲器的功能測試。③程序生成：由大型計算機執行測試生成程序而自動生成測試序列。測試生成程序是根據各種測試生成算法設計的。測試生成算法復雜、生成速度慢，因而必須利用圖案存儲器儲存所生成的圖案。這種方法適合電路研制部門使用。在無自動生成手段或自動生成的測試序列不夠完全時，也可用人工方法編制全部或部分測試序列，但人工生成花費時間較多。
響應鑒別技術 獲得預期標準響應，以鑒別被測電路的輸出響應是否正確的技術。采用的方法有：①自檢：將被測電路插入實用系統，根據系統執行應用程序（或診斷程序）操作的結果鑒別被測電路的功能是否正常的自測方法。這種方法的主要優點是測試在實用環境下進行，無需專用測試設備，經濟簡便。但測試條件受到限制，測試靈活性差，唯有LSI電路需用量少的用戶采用此法。②實時比較：由硬件（如被測電路的標準品或仿真器）實時產生預期響應與被測電路響應進行比較（圖1a）。實時比較方式不需要大容量存儲器存儲測試序列和標準響應的數據，因而測試設備簡單。在更改測試序列時，預期響應自動產生相應的變化，所以使用方便。隨機產生測試時，因測試序列很長，特別適於采用這種比較方式。但比較方式對標準電路的依賴性很大，當每種被測電路測試時都要有相應的標準品。③存儲比較：將所產生的標準響應事先存入大容量存儲器，測試前調入高速測試圖案緩沖存儲器，測試時從中取出再與被測響應比較(圖1b)。這種方式獲得預期響應的方法有程序生成、標準電路產生和人工編制等。其主要優點是測試時不再依賴標準電路，特別適於電路性能分析測試使用。但必須使用大容量存儲器和高速圖案緩沖存儲器，測試設備復雜。④壓縮比較：將被測響應和預期響應通過圖案壓縮器壓縮後進行比較，可避免大量比較和儲存輸出數據（圖1c）。此法測試設備簡單，特別適合現場維修用。數據壓縮方法有跳變計數法和特征分析法等。前者是計數輸出響應中“0”到“1”和“1”到“0”的跳變次數；後者是利用特征分析器而形成特征碼。
測試議技術 測試儀按功能有專用測試儀和通用(綜合)測試儀兩類。①專用測試儀:專門測試一種或一類電路的測試設備，如存儲器測試儀、微處理器測試儀、手表電路測試儀等。這類測試儀主要用於電路的生產測試和驗收測試。②通用測試儀：具有測試多種電路的能力。這類設備主要用在電路的研究與試制階段，進行各種特性測量、功能檢驗和結果分析等。
LSI測試系統由測試硬件和測試軟件組成，典型硬件結構如圖2。硬件結構中除計算機部分外，就是測試儀和測試處理器。測試處理器控制測試儀的所有單元，而測試儀包括功能測試和參數測試兩部分。
功能測試部分的測試圖案產生器，可以是算法圖案產生器，也可以是存儲圖案產生器，或是二者的結合。定時信號產生器產生時鐘信號和選通信號。時鐘信號與測試碼通過波形格式器形成輸入的測試信號，而選通信號確定輸出信號的檢測時間。管腳電路包括輸入驅動器和輸出檢測器，前者決定輸入信號的電平，後者檢測輸出信號的電平。此外，還有邏輯比較器供功能鑒別使用。程序電源中有的給管腳電路提供輸入、輸出高低電平的基準，有的給被測電路提供工作電壓。失效分析存儲器儲存測試過程中的失效信息。
參數測試部分的直流參數精密測試單元，是個能夠加電壓測電流和加電流測電壓的部件，供精密測量電路直流參數使用。交流參數精密測試單元多為選購件，供精密測量電路交流（時間）參數使用。
軟件結構是自動測試系統的重要組成部分，其組成依測試系統的規模而異，一般包括四方面的軟件。①操作系統：包括外設管理、文件管理、存儲管理和其他實用程序；②運行系統：包括測試監控程序、器件測試程序和系統診斷程序；③開發系統：包括測試程序的編輯程序、編譯程序和測試實用程序（供算法圖案產生和存儲響應的模擬與仿真用）；④報告系統：包括測試分析程序和數據簡化程序。
易測設計技術 電路設計時采取的增加易測性的措施，即采用易測結構和自測方法。因為數字電路越復雜，其測試生成就越困難，對於高度時序電路更是如此。這就要求邏輯和芯片設計者在設計電路時必須考慮電路是否容易測試的問題，即需要進行電路的易測設計。